Verilog程序的基本设计单元是“模块”( module)。()此题为判断题(对，错)。

第1题：

Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。

第2题：

11、Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块

第3题：

verilog中经常使用（）来表示一个常量，用以提高程序的可读性，经常用于定义变量的宽度

A．parameter

B．define

C．include

D．always

E．begin

F．module

第4题：

Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块

第5题：

在一个模块里面定义的变量与函数，默认为私有的，如果要想对外暴露其内部的私有变量与函数，只能通过（）实现

A．module.imports

B．module.exports

C．module.throws

D．module.public