itgle.com
Pentium微处理器执行突发式存储器读总线周期时，Cache(Cache Enable)和W/R信号的状态应该是______。A) 1，1B) 1，0C) 0，1D) 0，0A．B．C．D．
题目
Pentium微处理器执行突发式存储器读总线周期时，Cache(Cache Enable)和W/R信号的状态应该是______。
A) 1，1
B) 1，0
C) 0，1
D) 0，0
A．
B．
C．
D．
相似考题
更多“Pentium微处理器执行突发式存储器读总线周期时,Cache(Cache Enable)和W／R信号的状态应该是______ ”相关问题
-
第1题：
Pentium微处理器进行存储器读操作时，在时钟周期T1期间，完成下列操作( )。
A．W/R信号变为高电平
B．发送存储器地址
C．读操作码
D．读操作数
正确答案：B
解析：T1状态：8288发出ALE地址锁存脉冲信号。 -
第2题：
Pentium微处理器在突发式存储器读周期期间，W/R 和 Cache信号分别为
A．高电平和高电平
B．高电平和低电平
C．低电平和高电平
D．低电平和低电平
正确答案：D
解析：该题考查考生对Pentium微处理器存储器访问的理解。Pemium微处理器在突发式存储器读周期期间，所有突发式读操作都采用高速缓存方式，所以整个总线周期内Cache一直保持低电平，同时W/R保持低电平，所以应该选择D。 -
第3题：
Pentium微处理器的突发式存储器读/写总线周期包含几个CPU时钟周期?
A．2个
B．3个
C．4个
D．5个
正确答案：D
解析：在Pentium微处理的突发式存储器读/写总线周期传送方式下，Pentium微处理器在一个突发周期的共5个时钟周期内传送4个64位数。 -
第4题：
Pentium 微处理器的突发式存储器读/写总线周期包含( )CPU时钟周期。
A．2个
B．3个
C．4个
D．5个
正确答案：D
-
第5题：
Pentium微处理器在突发式存储器读周期期间，W/R和Cache信号分别为( )。
A．高电平和高电平
B．高电平和低电平
C．低电平和高电平
D．低电平和低电平
正确答案：D