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一个能为VHDL综合器接受,并能作为一个独立的设计单元的完整的VHDL程序成为( )。A.设计输入B.设计输出C.设计实体D.设计结构

题目
一个能为VHDL综合器接受,并能作为一个独立的设计单元的完整的VHDL程序成为( )。

A.设计输入

B.设计输出

C.设计实体

D.设计结构

相似考题

1.●硬件描述语言一般包括VHDL、Verilog、Superlog、SystemC等，在VHDL设计中，一个完整的设计单元应当包含5部分，下面不属于这5部分的是(32)。(32)A．实体B．结构体C．赋值D．配置

2.对于VHDL的编译器和综合器来说，VHDL程序不用区分大小写。

3.一个完整的VHDL程序包含以下那几个部分？A．实体B．结构体C．库D．程序包E．配置

4.在VHDL中，一个设计实体可以拥有一个或多个结构体

参考答案和解析
参考答案：C
更多“一个能为VHDL综合器接受,并能作为一个独立的设计单元的完整的VHDL程序成为( )。 ”相关问题

  • 第1题：

    一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为（）。

    A．设计输出

    B．设计输入

    C．设计实体

    D．设计结构


    C

  • 第2题：

    5、一个VHDL程序中仅能使用一个进程（process）语句。


    ABCD

  • 第3题：

    8、VHDL程序中，有部分合法运算符并不能被某些综合器综合。


    实体（entity）

  • 第4题：

    一个VHDL程序中仅能使用一个进程（process）语句。


    错误

  • 第5题：

    9、一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为（）。

    A．设计输入

    B．设计输出

    C．设计实体

    D．设计结构


    设计实体

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