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用D或JK触发器实现数字微分电路,要求在按钮A按下(低电平)时,输出脉宽小于等于状态机时钟CLK一个周期的低电平脉冲信号。

题目
用D或JK触发器实现数字微分电路,要求在按钮A按下(低电平)时,输出脉宽小于等于状态机时钟CLK一个周期的低电平脉冲信号。

相似考题

1.主从JK触发器Q的状态是在时钟脉冲CP()发生变化。A、上升沿B、下降沿C、高电平D、低电平

2.在异步时序电路的分析和设计中,采取了下列修改和补充考虑()。A、输入信号及触发器的时钟信号有脉冲用1表示,无脉冲用0表示B、次态逻辑的输出包括触发器的控制输出和时钟输入C、两个或两个以上的输入变量不能同时为一;输入全为零时，电路状态不变D、在设计时，状态变化(即状态由0到1,1到0)，令CLK=1

3.图（a）所示电路中，复位信号及时钟脉冲信号如图（b）所示，经分析可知，在t1时刻，输出QJK和QD分别等于（　　）。附：D触发器的逻辑状态表为：JK触发器的逻辑状态表为： A．00 B．01 C．10 D．11

4.由JK触发器装换成的T触发器，其输出状态在CP脉冲的()时变化。A.高电平B.低电平C.上升沿到来D.下降沿到来

更多“用D或JK触发器实现数字微分电路,要求在按钮A按下(低电平)时,输出脉宽小于等于状态机时钟CLK一个周期的低电平脉冲信号。 ”相关问题

  • 第1题：

    在监视回答编码脉冲间隔时，在同步间隔存在期间，使用可预置的减计数器监视时钟计数，当同步间隔脉冲结束时，10微秒和1微秒的减计数器的借位（CT）输出分别为（）时，说明间隔在公差范围之内。

    • A、0（低电平）和0（低电平）
    • B、0（低电平）和1（高电平）
    • C、1（高电平）和0（低电平）
    • D、1（高电平）和1（高电平）

    正确答案:A

  • 第2题：

    8253—5工作于方式2时，一旦计数值减为0时，输出变为低电平，经过一个CLK周期输出又变高电平后，重新装入计数值再重复计数过程。


    正确答案:错误

  • 第3题：

    8253－5工作于方式3时，当计数值为一奇数时，则输出信号的低电平比高电平持续时间（）

    • A、少2个CLK周期
    • B、少一个CLK周期
    • C、多2个CLK周斯
    • D、多一个CLK周期

    正确答案:B

  • 第4题：

    8253—5作于方式3时，若计数初值为奇数时。每来一个CLK脉冲，CR内容（）后装入CE，每来一个CLK脉冲。CE内容（）计数，直到为零时，再经过一个CLK脉冲后变为低电平。


    正确答案:减1；减2

  • 第5题：

    8253－5工作于方式2时，若计数值为N时，每输入N个CLK脉冲，则输出（）

    • A、正脉冲
    • B、高电平信号
    • C、低电平信号
    • D、一个负脉冲

    正确答案:D

  • 第6题：

    I2C总线传输数据时，SDA线上高电平或低电平允许变化时，SCL时钟线信号是（）

    • A、SCL时钟线信号为高电平期间
    • B、SCL时钟线信号为低电平期间
    • C、SCL时钟线信号电平无要求
    • D、SCL时钟线信号高低电平与SDA线上高地电平同步

    正确答案:B

  • 第7题：

    8254工作于方式1时，当门控信号上升沿到来后的（）时刻，输出信号OUT变成低电平。

    • A、前一个CLK上升沿
    • B、前一个CLK下降沿
    • C、下一个CLK上升沿
    • D、下一个CLK下降沿

    正确答案:D

  • 第8题：

    正边沿触发器在（）时，输出端的逻辑状态会发生改变（即触发有效）。

    • A、输入逻辑电平改变
    • B、CP脉冲从低电平变成高电平
    • C、CP脉冲从高电平变成低电平
    • D、高电平

    正确答案:B

  • 第9题：

    判断题
    8253—5工作于方式2时，输出的脉冲宽度为一个时钟周期CLK的正脉冲。
    A

    对

    B

    错


    正确答案： 错
    解析： 暂无解析

  • 第10题：

    单选题
    由D触发器转换成的T触发器其输出状态是在CP脉冲的（）时变化。
    A

    下降沿到来

    B

    上升沿到来

    C

    低电平

    D

    高电平


    正确答案： A
    解析： 暂无解析

  • 第11题：

    单选题
    8253－5工作于方式3时，当计数值为一奇数时，则输出信号的低电平比高电平持续时间（）
    A

    少2个CLK周期

    B

    少一个CLK周期

    C

    多2个CLK周斯

    D

    多一个CLK周期


    正确答案： D
    解析： 暂无解析

  • 第12题：

    单选题
    主从JK触发器Q的状态是在时钟脉冲CP（）发生变化。
    A

    上升沿

    B

    下降沿

    C

    高电平

    D

    低电平


    正确答案： D
    解析： 暂无解析

  • 第13题：

    在Protel中，Dot图符的含义是（）。

    • A、低电平有效
    • B、集电极输出
    • C、时钟信号输入
    • D、脉冲信号输入

    正确答案:A

  • 第14题：

    8253—5工作于方式1时，当门控信号上升沿到来后的（）时刻，门控信号OUT变成低电平。

    • A、CLK上升沿
    • B、CLK下降沿
    • C、下一个CLK上升沿
    • D、下一个CLK下升沿

    正确答案:D

  • 第15题：

    8253定时器/数器中，在门控制信号上升沿到来后的（）时刻，输出信号OUT变成低电平。

    • A、CLK上升沿
    • B、CLK下降沿
    • C、下一个CLK上升沿
    • D、下一个CLK下降沿

    正确答案:D

  • 第16题：

    8253—5工作于方式2时，输出的脉冲宽度为一个时钟周期CLK的正脉冲。


    正确答案:错误

  • 第17题：

    通常，8253－5是在时钟脉冲CLK的（）时刻，采样门控信号GATE。

    • A、上升沿
    • B、下降沿
    • C、高电平
    • D、低电平

    正确答案:A

  • 第18题：

    由D触发器转换成的T触发器其输出状态是在CP脉冲的（）时变化。

    • A、下降沿到来
    • B、上升沿到来
    • C、低电平
    • D、高电平

    正确答案:B

  • 第19题：

    T触发器的输出状态是在CP脉冲的（）到来时改变。

    • A、上升沿
    • B、下降沿
    • C、高电平
    • D、低电平

    正确答案:B

  • 第20题：

    JK触发器输出状态的改变均发生在CP信号的（）。

    • A、高电平
    • B、低电平
    • C、上升沿或下降沿
    • D、上升沿

    正确答案:C

  • 第21题：

    填空题
    8253—5作于方式3时，若计数初值为奇数时。每来一个CLK脉冲，CR内容（）后装入CE，每来一个CLK脉冲。CE内容（）计数，直到为零时，再经过一个CLK脉冲后变为低电平。

    正确答案： 减1,减2
    解析： 暂无解析

  • 第22题：

    单选题
    通常，8253－5是在时钟脉冲CLK的（）时刻，采样门控信号GATE。
    A

    上升沿

    B

    下降沿

    C

    高电平

    D

    低电平


    正确答案： C
    解析： 暂无解析

  • 第23题：

    单选题
    8253－5工作于方式2时，若计数值为N时，每输入N个CLK脉冲，则输出（）
    A

    正脉冲

    B

    高电平信号

    C

    低电平信号

    D

    一个负脉冲


    正确答案： D
    解析： 暂无解析

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