利用设计合理的现金集中系统,企业可以实现()I增加外地分支机构的权力,II增加投资收入,III更好地利用供应商的折扣条款,IV降低对第三方集中系统供应商的依赖程度A.Ⅱ、Ⅲ和ⅣB.仅Ⅰ和ⅡC.仅Ⅱ和ⅢD.仅Ⅳ

注意的广度;注意的稳定性;注意的分配;注意的转移

即将进行的项目所需的一些新机器的租金

A

FPGA/CPLD 进行电路设计的过程是指在计算机上利用 EDA 工具软件对 FPGA/CPLD 器件进行开发设计的过程,一般包括设计准备、设计输入、功能仿真、设计实现、时序仿真、下载编程和器件测试七个步骤。 ( 1 )设计准备 设计准备阶段是 FPGA/CPLD 进行电路设计的第一步,包括方案论证、系统设计、器件选择等工作。 ( 2 )设计输入 设计输入阶段就是设计者将设计电路以某种方式输入到计算机中。设计输入通常有以下几种方式:原理图输入方式、 HDL 硬件描述语言输入方式、波形输入方式、层次设计输入方式、状态机图表输入方式等,前两种是比较常用的输入方式,下面分别简单介绍。 原理图输入方式与传统的原理图设计类似,用最直接的图形化的方式描述设计电路,使用工具软件提供的元件库中的符号,用连线画出原理图。这种输入方式是大家最习惯的方式,直观简单,便于仿真,但原理图设计效率低,对设计人员要求高。 HDL 硬件描述语言输入方式是用文本方式输入设计电路,是 EDA 设计的基本特征之一。目前常用的硬件描述语言有 VHDL ( Very High speed Description Language )、 Verilog-HDL 等。因为语言与工艺无关,采用这种方式输入设计电路,设计人员对底层电路和 PLD 结构不必太熟悉,而且便于实现大规模系统的设计;缺点是硬件描述语言必须依赖综合器,综合器的好坏直接影响到生成电路的质量。 ( 3 )功能仿真 功能仿真也称为前仿真。在编译之前对设计的电路进行逻辑功能验证,初步检测电路功能是否正确。仿真时首先要建立波形文件或测试向量,仿真结果一般是输出信号波形和报告文件等。 ( 4 )设计实现 设计电路的逻辑功能验证正确后,可以进入电路的设计实现环节了。设计实现是 FPGA/CPLD 进行电路设计的关键步骤,工具软件将对设计输入文件(原理图或文本等)进行逻辑化简、综合优化和适配,最后产生编程下载需要的编程文件。 ( 5 )时序仿真 时序仿真一般称为后仿真,是把设计电路与具体实现器件( FPGA/CPLD )结合起来的仿真。因为不同的器件内部延时不一样,不同的布局布线方案也会产生不同的延时。因此,时序仿真是增加了延时信息后对设计电路的仿真,是仿真电路在器件中实现后,作为实际器件工作的情况。 ( 6 )下载编程 下载编程是将设计实现阶段生成的编程文件装入到目标器件 FPGA/CPLD 中,也就是将设计电路在具体器件中实现。 ( 7 )器件测试 器件测试就是指器件在编程实现后,可以用编译产生的文件对器件进行校验、加密等工作,当然,利用实验板对器件的性能进行现场测试也是十分必要的。

农业